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플러스
ARM-AXI-PLDDR 제어 로직
개발
임베디드
기타(IT 서비스 구축)
참여 기간
2025.01. ~ 2025.03.
참여율
100%
참여율이 100%인 프로젝트는 해당 파트너님이 온전히 작업한 결과물입니다.
외부 공동 작업의 경우 기여도에 따라 참여율이 달라지며 역할, 프로젝트 설명을 통해 업무 분야 및 참여 범위를 확인할 수 있습니다.
Verilog
FPGA 설계

프로젝트 배경
1) ARM-AXI BUS 를 통한 PS 영역에서 PL 영역의 DDR4 제어 로직 구현
2) ARM-AXI BUS를 통한 PL영역의 Ethernet 제어 로직 구현
프로젝트 성과
AXI BUS로 부터 PL 영역의 DDR4 3.2Gbps / Ethernet 1Gbps
HOST(PS) 로 부터 AXI BUS를 통해 PL 영역 DDR4 3.2Gbps / Ethernet 1Gbps 제어
핵심 기능
ARM(CPU)로 부터 AXI BUS (AMBA ) 제어 프로토콜
USER 프로토톨 요청에 따라 원하는 수준으로 모두 구현 가능
진행 단계
개발 사양 정의 개발 진행 테스트 납품
2025.01.
개발 사양 기준 만족 하는 테스트 결과 획득하여 납품 진행.
프로젝트 상세
step1. ARM - AXI – user app program
-Protocol Analysis
-address map decode
-Device Ctrl (BRAM)

step2. user app program – pl ddr4

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개발
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